stage2right: i std_logic;
out18: ut STD_LOGIC_VECTOR (7 downto 0)); Omdömen
ändkomponent, Omdömen
komponent shiftersright_stage4 är
Port (in35: i STD_LOGIC_VECTOR (7 downto 0); Omdömen
stage4right: i std_logic;
out20: ut STD_LOGIC_VECTOR (7 downto 0));
ändkomponent, Omdömen
börja Omdömen
shiftright0: shiftersright_stage1 port karta (D, E
(0), signa15);
shiftright1: shiftersright_stage2 port karta (signa15 , E
(1), signa16);
shiftright2: shiftersright_stage4 port karta (signa16, E
(2), zact);
direkt
zeroact
när zact = "00 miljoner "
annat '0',
slut strukturella,